"Disrupting" HBM? Intel XBM Patent Revealed: Focusing on Low Packaging Costs

英特尔正寻求以一种全新内存架构挑战高带宽内存（HBM）的主导地位，但商业化前景仍遥遥无期。

英特尔上周公布的一项专利申请揭示了其"跨批次内存"（XBM）架构方案。该设计旨在绕开现有 HBM 对硅中介层（interposer）的依赖，通过后端工艺晶体管与串行 UCIe 互连取代传统 DRAM 及其超宽接口，从而大幅压缩封装成本。

据 Wccftech 报道，XBM 的商业化目标时间节点定在 2030 年之后，与英特尔联合软银旗下 SAIMEMORY 共同开发的 ZAM 内存架构时间线一致。

HBM 市场目前由韩国厂商主导，供应紧张与成本高企的双重压力正推动业界寻找替代方案。英特尔此次专利曝光，为这一竞争格局增添了新的变量，但分析人士指出，生态系统壁垒与平台兼容性问题将是 XBM 走向市场的主要障碍。

XBM 架构：以 UCIe 串行互连替代宽带并行接口

根据专利内容，XBM 架构的核心在于将 DRAM 模块连接至运行速率为 32 GT/s 的 UCIe I/O 模块，I/O 信号通过基础芯片（base die）进行路由。

每个 XBM 堆栈的单芯片容量介于 0.5GB 至 5GB 之间；每个子通道由 12 个数据模块构成，8 层 XBM 堆栈最多可容纳 96 个数据模块，16 层堆栈则可达 192 个，通道运行频率为 2GHz。

在封装形式上，XBM 支持多种配置，包括封装上内存（Memory-on-Package，MoP），可在更小的外形尺寸内实现更高带宽与容量。这一灵活性被视为 XBM 相较于现有 HBM 方案的潜在优势之一。

后端 DRAM 工艺：提升面积效率与 TSV 密度

XBM 在工艺层面的关键创新在于采用 1T1C（一晶体管一电容）后端 DRAM 结构。

据 Wccftech 报道，该方案将晶体管制造于后端金属层（BEOL）而非前端硅基底，显著提升了面积效率，从而为硅通孔（TSV）腾出更多空间，进而实现更高的内存密度与带宽。

这一设计思路直接针对现有 HBM 的核心痛点。据集邦咨询（TrendForce）援引全球经济新闻的分析，传统 HBM 在垂直堆叠 DRAM 芯片时需使用微凸块工艺，制造成本较高；硅中介层则进一步增加了布线复杂度与整体成本。XBM 的架构设计正是为解决上述限制而提出。

SK 海力士与三星的先发优势难以撼动

尽管 XBM 在技术层面具备一定吸引力，但其对现有竞争格局的冲击力仍受到质疑。

据全球经济新闻指出，SK 海力士与三星电子已在标准小芯片（chiplet）、UCIe 及扇出封装等降本技术上深耕数年，在成本优化方面积累了相当的先发优势。

更关键的障碍在于生态系统层面。目前以英伟达为核心的全球 AI 加速器生态已高度适配现有 HBM 架构及其宽带并行接口，向替代内存架构的迁移面临较高的平台兼容性与软件适配成本。这意味着，即便 XBM 在技术指标上具备竞争力，其大规模商业落地仍需跨越相当高的行业惯性门槛。

XBM 的商业化时间窗口预计在 2030 年之后，这也意味着在可预见的未来，HBM 仍将是 AI 芯片高带宽内存需求的主流解决方案，英特尔此次专利更多代表一种技术方向的探索，而非对现有市场格局的即时冲击。