台積電，萬億晶體管
台積電預計在 2030 年左右構建包含 1 萬億晶體管的芯片封裝路線。這不僅需要倚仗先進封裝，還將依賴新的溝道材料、EUV 等多種技術。台積電還致力於開發在單片硅上包含 2000 億個晶體管的芯片，並計劃在 2030 年完成 2 納米級和 1.4 納米級製造工藝。此外，台積電預計封裝技術將取得進步，能夠在 2030 年左右構建封裝超過一萬億個晶體管的大規模多 Chiplet 解決方案。這是芯片設計範式轉變的無奈選擇。
關於台積電的路線圖，我們之前已經有了很多的分享。例如在不久之前，我們就分享了台積電在製造上的最新路線圖，詳情可參考文章《台積電，最新路線圖》。但這其實只是這家晶圓龍頭豐富寶藏裏面的冰山一角。
據 tomshardware 報道，在今年的 IEDM 會議上，台積電突然分享了一個包含 1 萬億晶體管的芯片封裝路線。據台積電所説，這些龐然大物將來自於單個芯片封裝上的 3D 封裝芯粒集合。與此同時，如圖所示，台積電也在致力於開發在單片硅上包含 2000 億個晶體管的芯片。
為了實現這一目標，該公司重申正在致力於 2 納米級 N2 和 N2P 生產節點以及 1.4 納米級 A14 和 1 納米級 A10 製造工藝，這些工藝預計將於 2030 年完成。此外，台積電預計封裝技術（CoWoS、InFO、SoIC 等）將將其取得進步，使其能夠在 2030 年左右構建封裝超過一萬億個晶體管的大規模多 Chiplet 解決方案。
而在這背後，則是芯片設計範式轉變的無奈選擇。
單片集成，強弩之末
自戈登摩爾定義 “摩爾定律” 以來，芯片產業一直在這個墨守成規的行業金科玉律指導下繼續發展。在集成電路發明之後的幾十年裏，大多數芯片單位尺寸上集成的晶體管數量都呈現指數級增長，芯片的性能也同時水漲船高。
但是，進入到最近幾年，受限於材料本身的物理特性，製造設備和工藝、架構的瓶頸。像過往那樣在單芯片上集成更多的晶體管越來越難。但是，在人工智能和自動駕駛汽車需求的推動下，市場對芯片高性能有着極高的需求。這就使得持續增加芯片性能，成為了必然之路。過往一直使用的單片集成的方案還有着不小的吸引力，英偉達和 Cerebras 就是其中最忠誠的捍衞者。首先看英偉達，該公司推出的擁有 800 億晶體管的 GH100 就是市場上最複雜的單片處理器之一。再看 Cerebras，這家新創公司在一整塊晶圓上實現了 2.5 萬億晶體管的集成。
之所以大家那麼 “念舊”，這與單片集成本身的特點有着莫大的關係。
據瞭解，這主要與單片集成涉及在單個半導體襯底上創建整個集成電路，所有組件（例如 CPU 內核、內存和 I/O 接口）均在單一製程中製造在一起有着莫大的關係。受惠於這樣的設計，由於組件非常接近，單片設計通常可以提供卓越的性能；與此同時，這種接近性還減少了信號延遲和功耗，使單片芯片成為高性能計算的理想選擇；此外，單片集成可以縮芯粒尺寸並降低功耗；再者，單片設計中的片上通信速度更快，因為組件在物理上更接近，從而實現更低的延遲和更好的整體系統性能。
因此，這種緊湊的設計可以累計數十億或數萬億次計算。而按照台積電的説法，我們很快就會有更復雜的單片芯片，擁有超過 1000 億個晶體管。但構建如此大型的處理器變得越來越複雜和昂貴。同時，隨着芯片尺寸變得更大，晶圓良率問題變得更加突出。
有見及此，許多公司選擇了 chiplet（芯粒）設計（如 AMD 的 Instinct MI300X 和英特爾的 Ponte Vecchio 由數十個芯粒組成），這與這種設計擁有很多優勢有關。首先，芯粒可輕鬆實現集成電路的可擴展性和定製化。製造商可以混合和匹配芯粒來創建具有不同功能的產品，使它們能夠適應不同的應用；其次，芯粒的模塊化特性允許並行開發，從而縮短新產品的上市時間。公司可以同時開發各個芯粒，從而加快創新速度；再者，製造較小的芯粒比生產大型單片設計更具成本效益，特別是對於良率可能較低的先進節點；最後，較小的芯片具有較高的良率，因為單個有缺陷的芯粒不會導致整個產品無法使用；此外，芯粒還可以通過針對所需任務進行優化的處理元件來 提供增強的性能。
在芯粒設計大行其道的同時，也對封裝提出了更多的需求，因為只有更好的封裝和互聯，才能將這些芯粒更好地集成到一起，這正是台積電及其客户必須同步開發邏輯技術和封裝技術的原因。前者為後者提供密度改進，這也正是台積電將生產節點的演變和封裝技術都包含在同一張幻燈片上的原因。
先進封裝，新戰場
早前，半導體行業觀察曾經報道過，美國將投資 30 億美元發展先進封裝，這足以證明了之前不被看好的封裝的重要性（參考文章《美國投資 30 億美元，大力發展先進封裝》）。基於此，芯片製造商也可以以更有效的方式將不同類型的組件封裝在一起，而不是使用最先進的工藝製造芯片的每個部分。這樣可以提高性能，同時降低成本。
以台積電為例，他們在封裝技術上就已經投入巨資。今年七月，台積電就表示，由於先進封裝產能供不應求，公司計劃斥資近新台幣 900 億元（約合人民幣 206 億元），於竹科轄下銅鑼科學園區設立生產先進封裝的晶圓廠。
台積電同時還表示，公司的目標是在 2024 年將其稱為 CoWoS 的先進封裝產能翻一番，該技術代表公司基板上的晶圓上的芯片，具體而言就是將邏輯和存儲芯片捆綁在一起，並提高了它們之間的數據傳輸速度。除此以外，台積電還有被稱為多項封裝技術，這就是公司現在被稱為 3D Fabric 的平台。在半導體行業觀察之前的文章《台積電的先進封裝》中，我們能看到這家晶圓廠巨頭在封裝上面的具體表現。
除了台積電以外，晶圓代工競爭對手英特爾和三星也在先進封裝上 “鬥法”。
首先看英特爾，作為一家把持芯片製造技術多年的半導體巨頭，英特爾在單芯片集成上有着豐富的經驗。來到封裝領域也不例外。值得一提的是，在去年的 IEDM 上，英特爾就率先提出了 2030 年打造包含 1 萬億個晶體管的處理器的雄心。
按照英特爾所説，之所以能夠實現如此創舉，是因為公司的組件研究小組的研究人員已經發現了模糊封裝和硅之間界限的新材料和工藝。英特爾同時還揭示了將摩爾定律擴展到封裝上萬億晶體管的關鍵後續步驟，當中包括可以實現額外 10 倍互連密度的先進封裝，從而實現準單片芯片。英特爾還指出，公司材料創新還確定了實用的設計選擇，可以使用僅 3 個原子厚的新型材料滿足晶體管微縮的要求，使該公司能夠繼續超越 RibbonFET 的規模。
具體看一下英特爾的先進封裝。據英特爾官網介紹，公司擁有 FCBGA/LGA、EMIB、Foveros 和 Co-EMIB 等封裝技術。其中，EMIB 和 Foveros 更是英特爾先進封裝的扛把子。具體參考文章《你不一定知道的英特爾封裝實力》。
至於三星，同樣也在封裝上年有了很多投入。
據三星介紹，公司除了擁有 2.5D 封裝技術 I-Cube 和 H-Cube 外，還擁有 3D IC 技術 X-Cube。其中，I-Cube 部署並行水平芯片放置以提高性能，同時防止熱量積聚。三星的硅通孔 (TSV) 和後段生產線 (BEOL) 技術為兩個或多個芯片協調其專業功能奠定了基礎，超越了各個部分的總和，為現代設備提供了強大的解決方案。根據插入器類型，I-Cube 可用於 I-CubeS 和 I-CubeE 衍生產品。
3D IC 封裝則通過垂直堆疊組件，使用更短的互連線長度，從而進一步提高性能，從而實現超高垂直互連密度和更低的寄生效應，同時節省大量片上空間。三星表示 3D IC X-Cube 技術通過 3D 集成顯著降低了大型單片芯片的良率風險，能夠以更低的成本實現高系統性能，同時保持高帶寬和低功耗。
除了這些廠商以外，日月光、安靠和長電也是先進封裝市場不能忽略的重要玩家。
萬億晶體管，台積電的辦法
從上面的報道可以看到，先進封裝是台積電走向萬億晶體管的必然倚仗。從上圖可以開到，除此以外，台積電還將依賴新的溝道材料、EUV、Metal Oxide ESL、Self-Aligned Line w/Flexible Space 和 Low Damage/Hardening Low-k& Novel Cu Fill 等多種技術以實現萬億的目標。
下面，讓我們來拆解一下台積電的這些 “謎底”。
首先看溝通材料方面，據台積電所説，在 7nm 節點之前的所有 CMOS 技術中，硅一直是首選的晶體管溝道材料。但到了 5 納米技術時代，台積電首此採用 SiGe 作為 p 型 FinFET 溝道材料的先進邏輯生產技術。現在，台積電的晶體管研究團隊也在探索基於具有本質上 2D 或 1D 載流子傳輸（低維傳輸）的材料構建的器件。包括過渡金屬二硫屬化物、石墨烯納米帶和碳納米管等材料正在台積電內部進行研究和測試。
在近兩年的 IEDM 上，我們看台積電的研究人員展示了只有一個原子厚的 MoS2。該團隊將原子層沉積形成的鉿基電介質與單層 TMD 材料 MoS2 集成，構建了物理電介質厚度為 3.4 nm、電等效氧化物厚度 (EOT) 約為 1 nm 的頂柵 nFET。
至於 EUV，則可能是設計 High NA EUV 或者面向未來的 Hyper NA EUV，在這裏我們就不在討論，詳情可參考半導體行業觀察之前的文章《下一代 EUV 光刻機》。
台積電在路線圖中還提到了 Metal Oxide ESL、Self-Aligned Line w/Flexible Space 和 Low Damage/Hardening Low-k& Novel Cu Fill。關於上述技術，我們有了基本的瞭解，但未從相關檢索中看到有關資料。
但可以肯定的是，萬億晶體管芯片正在前面等着我們，這一切都值得我們期待。
本文作者：穆梓，來源：半導體行業觀察，原文標題：《台積電，萬億晶體管》
